【摘 要】介绍了一种用于校正定时电路时基信号的策略，基于VHDL硬件描述语言来设计与实现，并给出了主要VHDL原代码和仿真波形图。
【关键词】定时；时钟校正；VHDL；加法器
在定时电路中合适而准确的时钟脉冲基准信号极其重要，一般用晶振作为基准信号。但因各种因素的影响，会带来晶振时基有别，如果电路设计中没有加以考虑，同类电路产品之间也就会带来定时的误差。用简单计数器分频法可以解决这个理由，但是，简单分频器是整数分频，定时时间越长，累计误差越大。若用分数分频器，由于计算近似值不易处理，也会带来较大的累计误差。对于一些精度要求高的场合，尤为明显。本文就此给出了一种较合理的解决策略：在时域，对时钟周期差给予累计，进而校正计时时钟。
1.基本原理
在所需定时的时间间隔里，对实际时钟周期与标准时钟周期之差进行累积，累积到一个周期，对计时时钟修改一次，这样不断累积修改，从而将实际时基信号（慢或快）校正为一个标准时基信号。为此，首先采用同步加法器，对周期差进行累计，其进位输出可以表明累计值达到一个周期；其次，通过采集进位端输出，并区分开实际比标准时钟慢或快，从而产生插入脉冲或扣除脉冲；最后，将产生的插入脉冲和扣除脉冲与实际时钟脉冲相叠加后变成标准时钟脉冲信号，作为定时电路的时基信号，这样，就解决了时钟校正理由。
3.结语
本设计的主要部分——时钟校正不仅可以用在定时电路中，也可以作为分数分频器用于其他电路中。其主要优点是电路简单、使用资源少、精度制约灵活等。 [科]
【参考文献】
[1]张鹏南，孙宇.基于QuartusⅡ的VHDL数字系统设计入门与应用实例[M].北京：电子工业出版社，2012.
[2]侯伯亨，顾新.VHDL硬件描述语言与数字逻辑电路设计[M].西安：西安电子科技大学出版社，1999. WWw.808so.com 808论文查重
简述基于VHDL语言定时时基校正电路设计
更新时间：2024-03-28
作者：用户投稿
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